纳米集成电路制造工艺(第2版)

作者简介

张汝京(Richard Chang)，1948年出生于江苏南京，毕业于**大学机械工程学系，于布法罗纽约州立大学获得工程科学硕士学位，并在南方卫理公会大学获得电子工程博士学位。曾在美国德州仪器工作20年。他成功地在美国、日本、新加坡、意大利及中国**地区创建并管理10个集成电路工厂的技术开发及运营。1997年加入世大集成电路（WSMC）并出任总裁。2000年4月创办中芯**集成电路制造（上海）有限公司并担任总裁。2012年创立昇瑞光电科技（上海）有限公司并出任总裁，主要经营LED等及其配套产品的开发、设计、制造、测试与封装等。2014年6月创办上海新昇半导体科技有限公司并出任总裁, 承担**科技重大专项（简称“02专项”）的核心工程——“40—28纳米集成电路制造用300毫米硅片”项目。张博士拥有超过30年的半导体芯片研发和制造经验。2005年4月，荣获中华人民共和国***颁发**科学技术合作奖。2006年获颁中国半导体业领军人物称号。2008年3月，被半导体**杂志评为2007年度人物并荣获SEMI中国产业**贡献奖。2012年成为上海市千人计划专家。2014年于上海成立新昇半导体科技有限公司，从事300毫米**大硅片的研发、制造与行销。

内容简介

第3章CMOS逻辑电路及 存储器制造流程 CMOS逻辑电路的制造技术是超大规模集成电路(VLSI)半导体工业的基础。在3.1节将会描述现代CMOS逻辑制造流程，用以制造NMOS和PMOS晶体管。现今，典型的CMOS制造工艺会添加一些额外的流程模块来实现多器件阈值电压(Vt)，例如不同栅氧厚度的IO晶体管、高压晶体管、用于DRAM的电容、用于闪存(flash memory)的浮栅和用于混合信号应用的电感等。在3.2节，将会简要地介绍不同的存储器技术(DRAM、eDRAM、FeRAM、PCRAM、RRAM、MRAM)和它们的制造流程。 制造流程、晶体管性能、成品率和*终电路/产品性能之间有很强的关联性，因此，CMOS和存储器制造流程的知识不仅对加工工程师和器件工程师十分必要，对电路设计和产品工程师也同样重要。 3.1逻辑技术及工艺流程 3.1.1引言 本节将介绍CMOS超大规模集成电路制造工艺流程的基础知识，重点将放在工艺流程的概要和不同工艺步骤对器件及电路性能的影响上。图3.1显示了一个典型的现代CMOS逻辑芯片(以65nm节点为例)的结构，包括CMOS晶体管和多层互联［1］。典型的衬底是P型硅或*缘体上硅(SOI)，直径为200mm(8″)或300mm(12″)。局部放大图显示出了CMOS晶体管的多晶硅和硅化物栅层叠等细节，由多层铜互连，*上面两层金属较厚，通常被用于制造无源器件(电感或电容)，顶层的铝层用于制造封装用的键合焊盘。 图3.1现代CMOS逻辑芯片结构示意图 现代CMOS晶体管的主要特征如图3.2所示。在90nm CMOS节点上［2］，CMOS 晶体管的特征包括钴多晶硅化物或镍多晶硅化物多晶栅层叠、氮化硅栅介质、多层(ONO)隔离、浅源/漏(SD)扩展结和镍硅化物SD深结。内部核心逻辑电路的晶体管典型操作电压(1~1.3V)，其沟道长度*短(50~70nm)，栅介质*薄(25~30)，SD扩展结*浅(200~300)。IO电路的晶体管(即是连接芯片外围电路的接口)的典型操作电压是1.8V、2.5V或3.3V，相应的其沟道*长(100~200nm)，栅介质*厚(40~70)，SD扩展结*深(300~500)。核心逻辑电路较小的操作电压是为了*大限度减小操作功耗。在65nm及45nm CMOS节点，另一个特点是采用了沟道工程［3，4］，通过沿晶体管沟道方向施加应力来增强迁移率(例如张应力对NMOS中电子的作用和压应力对PMOS中空穴的作用)。未来CMOS在32nm及以下的节点还会有新的特点，例如新的高k介质和金属栅层叠［5，6］，SiGe SD (对于PMOS)，双应变底板，非平面沟道(FinFET)等。 图3.2CMOS晶体管(包括NMOS和PMOS) 现代CMOS逻辑工艺流程的顺序如图3.3所示，工艺参数对应于90nm节点。CMOS逻辑超大规模集成电路的制造通常是在P型硅或*缘体上硅(SOI)上，直径为200mm(8″)或300mm(12″)。工艺首先形成浅槽隔离(STI)，然后形成n阱区域(对于PMOS晶体管)和p阱区域(对于NMOS晶体管)并分别对阱区域进行选择性注入掺杂。然后为NMOS和PMOS晶体管生长栅氧，接下来形成多晶栅层叠。多晶栅层叠图形化以后形成再氧化，补偿和主隔离结构，接着完成NMOS和PMOS的LDD和源/漏注入掺杂。在这之后，沉积一层介质层，通过图形化，刻蚀和钨塞(Wplug)填充形成接触孔。至此，NMOS和PMOS晶体管已经形成了，这些工艺步骤通常被称为前端制程(FEOL)。然后通过单镶嵌技术形成**层铜(M1)，其他的互连通过双镶嵌技术实现。后端制程(BEOL)通过重复双镶嵌技术实现多层互连。 图3.3CMOS晶体管和金属互连的制造流程 图3.3中，步骤(a)~步骤(h)用于实现CMOS晶体管，称为前端制程(FEOL)； 步骤(i)~步骤(j)用于重复制造多层互联，称为后端制程(BEOL)。*顶层的两层金属和铝层被用于制造无源器件和键合焊盘，没有在这里进行介绍。 3.1.2CMOS工艺流程 1. 隔离的形成 浅槽隔离(STI)的形成如图3.4所示，工艺参数对应于90nm节点。工艺首先对硅衬底进行热氧化(被称作初始氧化，initialox)，厚度100，然后通过LPCVD的方式沉积一层氮化硅(1300)。接下来进行光刻，首先旋涂一层光刻胶(PR)，然后进行紫外线(UV)曝光，光刻胶通过光刻版(被称作AA)显影，有源区不会受到紫外线的照射(或者说隔离区域将会曝露在紫外光下)。在这之后，氮化硅和初始氧化层通过离子干法刻蚀的方法除去，去掉光刻胶后进行Si的刻蚀，露出的氮化硅充当刻蚀的硬掩模，通过离子刻蚀在Si衬底上刻蚀出浅槽(5000)。当然，掩模材料(例如PR一类的软掩模和氮化硅之类的硬掩模)必须足够厚，能够经受得住后续对氮化硅、二氧化硅和硅的离子刻蚀。*多有关单步工艺(例如光刻、离子刻蚀、LPCVD、HDPCVD等)和模块(形成特定结构的一组工艺步骤，如隔离、栅、间隔、接触孔、金属互连)的细节会在本书的后面作具体介绍。 图3.4浅槽隔离(STI)形成的图解 在硅槽形成以后，进行氧化已在槽内形成一层“衬里”，接下来通过CVD的方法在槽内填充氧化物(厚度稍微超过槽的深度)并且进行快速热退火(RTA)使CVD沉积的氧化物*加坚硬。在这之后通过化学机械研磨(CMP)的方式使得表面平坦化，随后去除残余的氮化硅和二氧化硅。接下来，在表面生长一层新的热氧化层(被称作牺牲氧化层或SACox)。相对于以前的LPCVD沉积氧化物工艺，高离子密度(HDP)CVD有*好的间隙填充能力，因此被广泛地用于现代CMOS制造工艺(例如0.13μm节点及*新的技术)。 2. n阱和p阱的形成 n阱和p阱的形成如图3.5所示，包括掩模形成和穿过薄牺牲氧化层(SACox)的离子注入。n阱和p阱的形成顺序对*终晶体管的性能影响很小。后面会在n阱中形成PMOS，在p阱中形成NMOS，因此，n阱和p阱的离子注入通常是多路径的(不同的能量/剂量和种类)，这些注入不仅用于阱的形成，同时也用于PMOS和NMOS阈值电压Vt的调整和防止穿通。n阱离子注入后使用RTA激活杂质离子推进杂质深度。 图3.5n阱和p阱的形成的图解 3. 栅氧和多晶硅栅的形成 双层栅氧和硬掩模栅层叠示意图如图3.6所示。用湿法去掉Sacox以后，通过热氧化生长**层栅氧(为了高质量和低内部缺陷)， 图3.6栅氧和栅层叠形成的图解 超大规模集成电路的生产工艺，从“微米级”到“纳米级”发生了许多根本上的变化。甚至，从45nm缩小至28nm（以及*小的线宽）也必须使用许多新的生产观念和技术。 张汝京先生是随着半导体产业的发展成长起来的领军人物，见证了几个技术世代的兴起与淘汰。他本人有着深厚的学术根基，以及丰富的产业经验，其带领的团队是多年来在**半导体代工厂一线工作的科研人员，掌握了业界**的制造工艺。他们处理实际问题的经验以及从产业出发的独特技术视角，相信会给读者带来启发和帮助。